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新思科技与台积公司利用CoWoS与InFO认证设计流程加速2.5D/3DIC设计

admin 2022年07月15日 15点

新思科技3DIC Compiler平台可缩短芯片封装协同设计实作的设计周转时间

 

今日宣布已与台积公司合作,双方已就采用新思科技的雪铁龙封装解决方案,提供通过验证的设计流程,可用于以硅晶中介层(silicon interposer)为基础的基板上晶圆芯片封装(Chip-on-Wafer-on-Substrate,CoWoS®-S)以及高密度晶圆级且以RDL为基础的集成扇出型封装(Integrated Fan-Out ,InFO-R)设计。3DIC Compiler针对现今复杂多芯片(multi-die)系统所需的封装设计提供的解决方案,可用于高效能运算 (high-performance computing,HPC)、汽车和行动等应用。

 

台积公司设计建构管理处资深处长Suk Lee表示:“AI 和 5G 网络等应用对于较高水平集成、较低功耗、较小尺寸以及更快生产速度的需求日益增加,带动了雪铁龙封装技术的需求。台积公司创新的3DIC技术如CoWoS®和InFO等,让客户能透过更强大的功能性和增强的系统效能,以更具竞争力的成本实现创新。我们与新思科技的合作为客户提供了通过认证的解决方案,从而基于台积公司的 CoWoS®和 InFO 封装技术进行设计,以实现高生产力及加速完成功能性硅芯片。”

 

新思科技3DIC Compiler解决方案提供完整的芯片封装协同设计和分析环境,可在封装设计出最佳的 2.5D/3D 多芯片系统。该解决方案包含了台积公司设计宏(design macro)的支持和以高密度中介层(interposer)为基础、使用CoWoS®技术之导线(interconnect)的自动绕线(auto-routing)等功能。针对以RDL为基础的 InFO 设计,则透过自动化的 DRC 感知之全角度多层信号和电源/接地绕线(power/ground routing)、电源/接地平面设计和虚拟金属填充(dummy metal insertion),以及对台积公司设计宏的支持,能将时程从数个月缩短至数周。

 

对CoWoS-S 和 InFO-R 设计来说,晶粒(die)分析需要在封装环境和整个系统下进行。就设计验证和签核而言,晶粒感知(die-aware)封装和封装感知(package-aware)晶粒电源完整性(power integrity)、信号完整性和热分析(thermal analysis)皆非常重要。新思科技的3DIC Compiler集成了安硅思(Ansys)芯片封装协同分析解决方案RedHawk ™系列产品,能满足此关键需求,实现无缝分析(seamless analysis)且能更快速聚合成最佳解决方案。此外,客户可借由消除过度设计来实现更小的设计以及达到更高的效能。

 

新思科技设计事业群系统解决方案资深副总裁Charles Matar说道:“对于想要利用多芯片解决方案设计出新一代产品的客户,新思科技与台积公司深知其所面临的设计挑战,而我们双方的合作正提供客户一个最佳的实作途径。透过在单一的完整平台上提供原生实现(natively implemented)硅中介层和扇出型布局(fan-out layouts)、物理验证(physical verification)、协同仿真(co-simulation)和分析功能,让客户得以因应现今复杂的架构和封装要求,还能提高生产力并缩短周转时间(turnaround time)。”

 

欲知更多信息,请参考新思科技3DIC Compiler的网页:

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关于新思科技 (Synopsys)

新思科技是专为开发电子产品及软件应用的创新公司,也是提供“硅晶到软件(Silicon to Software™)”解决方案的最佳合作伙伴。身为全球第15大的软件公司,新思科技长期以来是全球电子设计自动化(EDA)和半导体IP领域的领导者,并发展成为提供软件品质及安全测试的领导厂商。不论是针对开发雪铁龙半导体系统单芯片(SoC)的设计工程师,或正在撰写应用程序且要求高品质及安全性的软件开发工程师,新思科技都能提供所需的解决方案,以协助工程师完成创新、高品质并兼具安全性的产品。更多详情请造访:。

 

新闻联系:

 

台湾新思科技   

何茂宗                   电话: (02) 23453020分机55826

吴俊莹                   电话: (03) 5794567  分机 30515

 

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